차세대 EUV 리소그래피 개발 본궤도
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벨기에 IMEC 실용화 로드맵 발표 … 3차원 트랜지스터 기술 FIN FET 도입 벨기에의 나노기술 비영리 연구기관 IMEC(Interunivercity Micro Electronics Center)이 차세대 반도체 프로세스인 EUV(극자외선) 리소그래피(Lithography) 실용화 로드맵을 발표했다.EUV 리소그래피는 선폭 22nm 이하를 실현할 수 있는 가장 현실적인 기술로 2009년 중반에는 광원출력을 210W 이상으로, throughput은 시간당 1000장 이상으로 향상시킬 계획이다. 3차원구조 <FIN FET>은 차세대 트랜지스터로 2012년 이후에는 22nm 이하의 프로세스가 가능할 것으로 보고 있으며 카본나노튜브(CNT)나 그라펜을 사용해 선폭 11nm 이하의 초미세 프로세스도 실현할 계획이다. IMEC는 네덜란드 ASML의 실험용 EUV스캐너(ADT)를 도입해 실용화를 추진하고 있으며 ADT는 개구도가 0.25로 6월에 검증이 완료된 것으로 알려졌다. 배선폭이 28nm인 플래쉬메모리의 회로 형성에 성공했으나 광원의 고출력화와 무결함 마스크, 레지스트 등 해결과제가 남아있어 다양한 레지스트를 사용함으로써 마스크 에러의 요인을 줄이고, 컨택트 구멍의 해상도를 향상시킬 방침이다. EUV 마스크는 전반사형으로 결함이 없어야 하고, 파티클 대책 및 마스크 세정장치 개발이 필요하며 광원은 방전생성플라즈마(DPP)에서 레이저생성플라즈마(LPP)로 대체될 예정이다. PPT(Pre-Production Tool)에서는 EUV를 상업화기 위해 2009년 내에 광원출력(중간점)을 210W 이상으로 높이고, 300mm 웨이퍼로 시간당 100장 이상의 처리능력에 대응할 계획이다. ADT는 12월에 광원을 업그레이드하고 처리능력 5장 이상을 목표로 하고 있다. IMEC는 EUV 리소래피 적용시 채널을 게이트로 감싸 제어성을 높인 3차원 트랜지스터 기술 <FIN FET>을 도입함으로써 5-7년후에는 16-22nm 프로세스로 이행해 그 후 11nm 프로세스에는 CNT나 그라펜 등 신소재 및 컴퓨터 리소그래피 기술을 적용할 방침이다. IMEC는 새로운 EUV 장치도입 및 450mm 웨이퍼 대응을 위해 300mm 대응 클린룸을 현상의 3200㎡로 50% 확장키로 했으며 그밖에 태양전지 개발에 주력함으로써 200mm 웨이퍼 설비용 클린룸도 건설할 예정이다. <화학저널 2008/12/10> |
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