화학뉴스

반도체 프로세스의 미세화가 가속화하고 있다.
반도체 프로세스 기술을 선도하고 있는 데이터 격납용 낸드플래시 메모리는 휴대기기를 비롯한 산업용 부야에서 수요가 급격히 확대되고 있다.
프로세스를 미세화해 웨이퍼당 수량이 증가하면 수익으로 직결되기 때문에 삼성전자와 도시바(Toshiba) 등의 미세화 경쟁이 치열해지고 있다.
일본, 미국, 유럽, 한국 및 타이완에서는 국제반도체기술로드맵(ITRS)을 통해 낸드플래시 메모리의 26나노화를 2012년으로 예상했으나 이미 26나노미터 이하의 제품이 양산에 돌입했으며 20나노 프로세스도 2013년부터 조기 적용될 전망이다.
다만, 플래시 메모리는 현재의 소자구조로는 8나노미터가 원리적인 한계에 도달하기 때문에 다직화나 입체구조로 진화될 것으로 예상된다.
36나노 D램의 양산시기도 2011년으로 앞당겨질 전망이며 2022년에는 10나노, 2024년에는 8나노의 미세화가 추진될 것으로 보인다.
또한 미세화에 필수적인 리소그래피(Lithography) 기술로 극자외선(EUV)이 주목받고 있으며 ITRS는 회로선폭이 16나노미터와 22나노미터인 D램을 실현하기 위해 EUV를 제1 후보로 꼽고 있다.
프로세스의 미세화와 동시에 트랜지스터의 구조도 변화할 것으로 예상된다.
벌크실리콘의 평면구조에서 SOI(Silicon On Insulator) 기판을 사용하는 새로운 구조의 트랜지스터 개발과 함께 반도체 소재의 고도화도 추진될 것으로 예상된다.
아울러 2014년 이후에는 저비전력 감축 및 고속화를 위해 배선층간 2.0 이하의 절연막 유전율이 요구될 것으로 예상되고 있다.
따라서 전자소재 메이저들은 도포계 저유전율층간 절연막을 적극 개발하고 있으며 공기를 절연에 사용하는 의 실용화가 추진될 것으로 예상된다.