화학저널

삼성, 2.5D 패키징으로 TSMC 추격 … 라피더스, 전·후공정 일관화

반도체 패키징 기술을 둘러싸고 경쟁이 치열해지고 있다.
삼성전자는 7월 삼성 파운드리 포럼(Samsung Foundry Forum)과 세이프 포럼(SAFE: Samsung Advanced Foundry Ecosystem Forum) 2024를 개최하고 시스템반도체 생태계 강화성과와 지원 계획을 공개했다.
또 일본 PFN(Preferred Networks)의 2나노 기반 AI(인공지능) 가속기 반도체를 2.5D 첨단 패키징을 적용해 양산하는 계획도 발표했다.
삼성전자는 첨단 패키징 기술을 리드하는 TSMC(Taiwan Semiconductor Manufacturing)에 대해 HBM(고대역폭 메모리)과 패키징으로 각각 추격하는 동시에 세계 최초의 전·후공정 일관기지를 활용해 사이클 타임 최소화를 추진하는 라피더스(Rapidus)의 공세를 방어해야 하는 상황이다.
삼성전자와 TSMC, 라피더스 모두 추구하는 첨단 패키징 기술의 방향성은 동일한 것으로 평가된다.
대형화에 대응해 웨이퍼 크기의 실리콘(Silicone) 인터포저를 패널 크기의 재배선층(RDL) 인터포저로 전환하고 칩을 병렬 2.5D에서 수직 3D로 발전시키며 메모리 뿐만 아니라 로직 칩도 적층해 칩 간 거리를 좁혀 3D 패키징을 실현한다는 구상이다.
3사가 RDL 인터포저로 전환하려는 이유는 칩 숫자가 증가하면 인터포저 크기도 커저야 하기 때문이다. 
수요가 증가하는 데이터센터용 AI 서버는 병렬 컴퓨팅용 GPU(그래픽 처리장치)와 고속 데이터 전송을 가능하게 하는 HBM이 병렬된 2.5D 패키지로 공급되는데 HBM은 현재 DRAM 12단 적층화가 가능하며 수평 면적도 확대된다. 
유기 RDL은 실리콘 대비 미세화가 난해하지만 3사 모두 RDL 인터포저 일부에 실리콘 브릿지를 매립하는 등 미세화 대응 기술도 개발하고 있다.
특히, 삼성전자는 이미 천안 사업장에서 PLP(Panel Level Package) 라인을 가동했으며 축적한 경험을 살려 칩렛(Chiplet) PLP로 발전시킬 계획인 것으로 알려졌다.
TSMC는 인터포저가 대형화되면 하부 반도체 패키징 기판도 커지는 반면 미세화 요구 수준이 높아질 것으로 예상하고 있다. 
인터포저가 대형화되면 열 문제도 커지며 크기가 클수록 생산 과정에서 기판이 뒤틀릴 가능성도 있다. 칩의 거리가 짧고 칩이 수평·수직으로 병렬돼 사용 중에 열이 모이게 되기 때문이다.
열평창계수(CTE)를 낮추어 플래스틱코어의 뒤틀림을 억제할 수 있으나 패키징 기판이 너무 딱딱하면 하부 인쇄회로기판(PCB) 연결에 문제가 발생할 우려가 있기 때문에 최적 CTE와 경도를 조정할 필요가 있어 유리코어기판이 대안으로 주목받고 있다.
다만, 패키징 기판 크기가 120밀리미터각이 되면 유리기판이 필요해질 것으로 전망하는 라피더스와 달리 TSMC는 유리기판이 최적 해결방안이라는 확신을 갖지 못하고 있는 것으로 알려졌다.
한편, 삼성전자가 2024년 요코하마(Yokohama)에 첨단소재 연구개발(R&D)기지를 건설하고 일본 소재·장비 생산기업과 협력을 강화할 예정인 가운데 TSMC가 이미 이바라키(Ibaraki)에 3DIC R&D기지를 건설하고 활동을 본격화하는 등 일본이 후공정 기술의 핵심지로 부상하고 있다.
이에 라피더스는 치토세(Chitose) 공장 인근에 패키징 파일럿 라인을 건설하고 기술 개발에 나설 계획이다. 테스트베드 환경이 갖추어질 때까지 IBM 등 외부 장치·라인을 사용해 기술을 개량할 예정으로 알려졌다.
라피더스는 후발주자로서의 약점을 전공정과 후공정을 융합해 동일한 공장에서 전·후공정을 마무리하는 전략으로 극복할 계획이다. 설계부터 전공정, 후공정을 최단시간에 수행해 경쟁력을 강화할 방침이다. (윤우성 선임기자)